对于130nm以下的纳米技术，IC制造商发现在生产的早期阶段实际良率远小于期望值(图1)，超过60%的设计需要重新制作整个掩膜才能达到可接受的良率和性能指标。传统方法对提高现代工艺下的良率更是无能为力，因为与传统工艺相关的良率问题不再是引起当前良率问题的主要原因(图2)。而且，传统的DFM方法只依赖于对下游效应的精确估计。在纳米工艺节点上，制造和光刻问题对硅片性能有着深远的影响，需要有关制造效应的高度精确信息才能确保可靠的预测值。
芯片制造商以前都是通过一系列针对特殊工艺和制造的设计规则与版图设计师交流有关制造效应的数据。只要遵循这些规则，半导体公司就能预期得到标称的良率水平。为了适应工艺的变化，制造商需要在设计规则中建立足够的保护带(guard-band)，因此这种设计无法发挥制造工艺的全部潜能，也无法实现最大的性能指标。
今天，先进的工艺大大地改善了复杂性和设计规则。现在制造商大大地增加了必要的设计规则，这些规则有一系列的可选的、但是又推荐采用的规则，设计师利用这些规则可以发挥最新工艺技术的更大潜能。然而，物理版图和亚波长光刻与芯片平整效应之间越来越多的交互作用，将显著影响良率提升和最大良率水平。在这种状况下，成功的IC开发很大程度上依赖于设计师对这些制造效应影响的精确预测能力，最新的措施是采用复杂的建模方法提供优化性能与良率所需的高精确数据。
图1：由于越来越严重的制造效应，纳米技术的实际良率已经无法达到期望的水平。
图2：随着向纳米技术的发展，影响良率的因素向开发流程的上游转移。
光刻效应
对于纳米工艺技术来说，由于存在波长衍射效应，因此光罩(photomask)形状不能精确地转移到晶圆上。传统的刻线增强技术(RET)方法，如光接近校正(OPC)和相移掩膜(PSM)方法有助于保持精确的形状，减小片上线宽变化(ACLV)和芯片之间的参数变化。OPC一般用于预补偿线末段缩短、拐角圆滑，并修正边缘布局错误或特征参数偏差，而PSM则用来将光源分割成两个相位，以避免产生干涉图，提高晶圆上的图像分辨率。
虽然在较早的技术中，只有一层或两层掩膜层需要OPC，但在130nm设计中制造商需要对三分之二以上的层应用OPC，90nm时基本上所有层都要应用OPC。但是，不加选择地对这些层中所有结构应用OPC会显著增加物理数据库的复杂度，极大地增加工具运行时间，延迟产品上批量的时间。然而，随着设计链中了解光刻工序的工具的增加，设计师可以通过高亮显示难以印刷的版图图案来尽量减少指定层上所需的OPC数量。
利用像Virtuoso RET Suite这样的新型工具，纳米IC设计师创建的版图更不容易受引起良率下降的光刻问题和光刻工艺变化的影响，并且更容易使用分辨率增强技术进行改善。在这些工具的帮助下，设计师可以利用亚波长失真效应的精确模型，了解到版图结构如何显现在硅片中。另外，通过修改版图消除各种形状的高难组合，工程师可以将OPC专用于设计的特定区域，从而有助于减少OPC的运行时间。随着这些工具发展到设计链的更上游，半导体公司将能减少OPC要求，生产出最低复杂性的掩膜，从而降低产品成本，同时提高器件性能和硅片良率。
在这种新方法的核心部分，工艺模型文件(PMF)需要将光刻和工艺信息加入到设计流程中，由制造商的工艺和设计集成团队创建的PMF可以促进制造数据向上游工具的转移。使用先进的加密技术，PMF还能安全地将机密制造数据和关键约束进行封装提供给上游用户，同时给用户提供关于下游工作对设计性能和良率影响的准确意识。这样一来，版图设计师不用成为光刻工艺专家就能创建光刻友好的设计，而下游制造工程师可以在分辨率增强处理方面优化时间和投资，以获得可接受的良率。
预测CMP的影响
除了光刻以外，先进制造技术在其它方面对设计性能的影响也越来越大。例如，CMP可以显著地改变连线的电气特性，从而导致与性能相关或功能相关的良率问题。由于铜线比周围的绝缘电介质要软，成组的走线紧挨在一起会形成偏软区域，在这种区域中CMP对走线的腐蚀均匀性要比铜较少的相邻区域差。这种厚度的变化将引起整个芯片中互连线电阻和电容的变化，从而导致同一层或跨越多层的等长关键路径出现不同的寄生时延。对纳米技术来说，这种互连时延变化会严重限制设计师依靠时序仿真精确预测硅片性能的能力。
为了减小CMP效应，制造商会插入"虚拟的"(dummy)金属填充物，或使用走线槽(wire-slotting)法平均整个芯片的铜密度。而设计师则需要有关CMP效应的精确数据来精确预测金属密度对信号线阻抗的影响，以及耦合对走线电容的影响。复杂的物理建模方法可以用来精确地预测芯片上任何网络或区域的铜和氧化物厚度。
设计师可以利用这种基于模型的方法从版图中提取实际的电阻和电容值，而不用再依赖于带保守性保护带的传统技术文件。而且，这种方法还允许工程师无需实际加工晶圆的条件下，通过仿真各种类型的虚拟填充物的厚度图检查各种虚拟特性。
灵活的建模和设计优化
制造对设计目标影响程度的日益提高迫切需要设计师在设计早期阶段就考虑制造性问题。同时，用于版图设计和芯片优化的物理设计工具需要准确地理解制造效应和设计意图，以便在性能和良率之间取得最佳平衡(图3)。最近的物理设计工具(如Cadence的Chip Optimizer)利用了先进的建模方法来确定并实现最优解决方案，同时在详细版图阶段提供高准确度的芯片性能预测。例如，Chip Optimizer可以使用三维空间优化方法优化几何形状和物理空间。因为这种方法了解制造约束，版图设计师可以在所需的精确配置和位置中定位各种形状和优化互连拓扑，以满足制造和良率目标，同时预测下游的电气效应。
图3：先进的物理设计工具开始能够利用设计和先进制造约束优化设计。
这种灵活的建模方法是具有制造意识的最新IC设计方法和复杂的开发流程的关键要素。过去，关注工具性能和周转(turn-around)时间的传统意识限制了传统IC物理设计工具，只能简单地了解互连和工艺规则。例如，工程师以往在对设计进行性能方面的修改时，缺乏这些修改对电气性能影响的可靠数据。
最新方法可以确保工程师有“足够的”数据来高效地达成他们的目标。在这种方法中，物理设计可以利用改进模型提供所需的数据，同时保持快速的周转时间。如果后面出现问题时，工程师可以利用对同一个模型更详细的了解，提供用于分析特定问题和修补局部特定设计区域所需的数据。采用这种自适应提取方法，IC设计师可以获得有关下游制造工艺的足够信息，从而不仅使设计能够进行制造，而且还能实现先进工艺技术的全部潜能。
